`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    17:40:55 06/07/2015 
// Design Name: 
// Module Name:    PC 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
// Program counter, Es un registro que guarda un valor
// Y pone lo que esta en la entrada a la salida cuando viene el clock
// D es la entrada, Q la salida
// El reset vuelve el PC a 0
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module PC(
	input clk,
	input reset,
	input [31:0] d, //Esta es la entrada
	output reg [31:0] q
    );

always @(posedge clk or posedge reset)
begin
	if(reset) q <= 0;
	else q <= d;
end

endmodule
